在小型水电站中，速度调节控制装置是保证发电机输出频率和幅值稳定的核心关键控制部件，测速传感器构成负反馈进行实时调节。对并网机组，发电频率与发电机转速保持固定关系，如当发电频率为50Hz时，转速为3000r/min，经长期观察发现，对调速稳频运行过程中，调速波动量和次数不如频率量值稳定和平滑。

若将频率信号引入调速稳频，会有效地减少调节次数，减少考核误差，提高机组稳定性。原测频技术采用测周测频法，即利用正弦信号过零处的极性变化，产生过零脉冲，作为CPU中断信号，由内部计数器实现测周测频，每周测频一次。现场可编程门阵列（field programmable gate array, FPGA）具有极优数字控制和计数器自由设计功能，用户可通过编程，实现硬件功能软件化设计。

文中涉及的半周期精确测频全部由单片FPGA实现，达到每周测频两次，为更快地稳速稳频建立了良好的反馈信号源。

1 半周测频原理

预处理电路沿用已有的互感器、滤波和比较器电路，只在比较器的负极端增加直流偏置电压Vref，输出矩形波为FV，直接接入FPGA，预处理电路见图1。Vref为1V左右，以克服测量电压过零处噪声对测频精度的影响。

图1 预处理电路原理图

在FPGA内部先对FV缓冲形成FA，取反形成FB，FA、FB互为非逻辑关系。FA和FB分别作为两个计数器A、B的门控信号，计数器A只对正半周计数，计数器B只对负半周计数，每过半个周期，本次计数器的计数值与另一计数值相加后输出，即为当前测频计数值，依次循环，就形成半周测频。半周测频原理如图2所示。

图2 半周测频原理图

图2中，系统时钟sys_CLK选20MHz，经2分频整形后作时钟控制源和计数填充脉冲源。FA、FB为方波信号，互为非逻辑，计数器A、B为18位二进制计数器，锁存器A、B对每个半周的计数值锁存，相加后输出，控制模块A、B按时序要求产生锁存器所需的锁存脉冲STA、STB和计数器异步清零脉冲RSTA、RSTB。STA用于锁存计数器B的数值，STB用于锁存计数器A的数值，STA、STB上升沿有效；RSTA对计数器B异步清零，为下次计数做好准备，RSTB对计数器A异步清零，为下次计数做好准备，RSTA、RSTB高电平有效。具体FPGA时序控制图如图3所示。

其工作原理为：FA信号为计数器A的使能信号，高电平开始计数，低电平停止计数。当第一个FA下降沿结束时，计数器A停止计数，记录的值为A1。STB触发脉冲把A1值存入锁存器A中，RSTB脉冲对计数器A异步清零，为下次计数做好准备，当FA变高时开始下一个半周计数，第二个下降沿结束时，计数值为A2，锁存值为A2，随着FA变化，分别记录A3、A4、…、An，依次类推，每个值为当前1/2周期的值，持续时间却是一个整周期。

对FB支路与FA相同，也分别记录B0、B1、B2、…、Bn，依次类推，同样每个值为当前1/2周期的值，持续时间是一个整周期。因FA与FB互为非逻辑，FB比FA有1/2周期时间延迟，对应的计数值也有1/2周期的延迟，A0、B0为初设值，从A1、B1之后均为实际测量值，这样每过1/2周期锁存的A值或B值更新一次，在加法器的输出就形成每过1/2周期，频率计数值更新一次，即实现了1/2周期测频的功能。

图3 FPGA时序控制图

2 计数频率的选定

按设计要求，中心频率f =50Hz，频偏◆f=±5Hz，测频分辨率为0.001Hz。对测频范围是45.000～55.000Hz的信号，为确保0.001Hz的分辨率，采用10MHz作为计数脉冲。以最小频率45Hz为例，其计数值为N=10MHz/45Hz=222222，转成十六进制为0x3640E，所以，选18位计数器（0x3FFFF）进行计数。填充时钟fn=10MHz，选几个测量频率点，对应的计数值和计算频率值见表1。

对求得的频率值最后一位做四舍五入就与设定的理论值相同，达到频偏◆f=±5Hz分辨率为0.001的指标要求。

表1 频率范围与对应计数值

3 FPGA的设计及仿真

3.1 FPGA的设计

在FPGA设计中，主要有四大模块：

• ①带使能和异步清零的18位二进制计数器，FA、FB做计数器的使能信号，控制计数器的计数开始或停止，RSTA、RSTB作异步清零，高电平有效，计数时钟选10MHz的脉冲信号源；
• ②带锁存脉冲的18位锁存器，STA、STB为触发脉冲，上升沿有效；
• ③两个控制模块完成特定的时序电路，当FA或FB信号变为高电平时，经1个时钟周期延迟产生触发脉冲STA、STB，经5个时钟周期延迟产生异步清零RSTA、RSTB，时序参考图4，其中RSTA、STA用于计数器B异步清零和锁存器B写入，RSTB、STB用于计数器A异步清零和锁存器A写入；
• ④带输出使能的18位二进制加法器，输出使能nOE低有效，高电平时输出高阻，实现与CPU总线访问通信。

3.2 FPGA的仿真

在FPGA仿真中，sys_RST为系统异步清零，sys_CLK为系统时钟，FV为电压方波，参考图1，RSTA、STA信号由FA方波产生的控制信号，用于FB方波期间的异步清零和计数器锁存，同理，RSTB、STB信号由FB方波产生的控制信号，用于FA方波期间的异步清零和计数器锁存，FVA为FA半波的计数锁存值，FVB为FB半波的计数锁存值，FV_out为每半周期的计数锁存输出值。

其中，为加速仿真，设FA、FB周期为2ms，整体仿真结果如图5所示。RSTA、STA信号仿真结果如图6所示。RSTB、STB信号仿真与RSTA、STA信号仿真相同。

图4 STA/STB与RSTA/RSTB逻辑控制时序图

图5 仿真结果

图6 RSTA、STA控制信号仿真图

在图5中，sys_RST对CNA、CNB进行异步清零，然后CNA在FA为高时计数，在FA变低时停止计数，由STB将CNA计数值锁存到FVA，由RSTB异步清零，为FA下次变高计数做好准备。

同理，CNB在FB为高时计数，在FB变低时停止计数，由STA将计数值CNB锁存到FVB，由RSTA异步清零，为FB下次变高计数做好准备；依次循环。FVA随FA每周期变化一次，FVB随FB每周期变化一次，而合成的FV_out随FVA或FVB的变化而变化，这就形成了FV_out每个半周期输出一组计数频率值。

其次，nOE为输出使能信号，当nOE信号为高电平时，FV_out正常输出，当nOE信号为低电平时，FV_out高阻输出，这就很容易与CPU相连接；最后，一旦FV发生丢失，FV_out会一致保持上一次的测量频率计数值，而当FV恢复正常时，频率测量则恢复正常测试。

在图6中，根据图4中的控制逻辑时序要求，在FA变高后第1个时钟产生STA，在第5个时钟周期，产生RSTA，脉宽3个时钟周期，仿真结果验证了设计的正确性。同理，对因FB产生的STB、RSTB信号，仿真结果相同。

总之，仿真结果表明，FPGA设计实现了基于图2所描述的半周期测频功能。

结论

水力发电多采用转速反馈进行稳速稳频策略，理论上在50Hz频点上对应3000r/min。但因电网存在缓变频移或负荷变化，在对电网频率进行跟踪的同时，需对发电机的并网输出频率做出必要调整。在长时间运行观察中，频率信号稳定性明显优于转速信号，引入频率信号反馈，实施一次调频过程，明显减少无效调节次数，提高机组的稳定性，减少考核误差。

将此测频技术取代原测频部件，因频率测量信号反馈速率提高一倍，系统运行更稳定，整体运行指标优于现运行的考核指标。